In /scripts/circuits.py and /scripts/blocks.py rename SB_* to *_SUPER, add the TG_LATCH_FB, NOR_SUPER, NOR_SUPER_HD circuits which are used in special cases

In /scripts/circuits.py and /scripts/blocks.py rationalize superbuffer circuits

Renumber ALU slices from 0..7 to 7..0 (from left to right) in block / net names

Implement the SB_NOT (useful) and SB_AND_OR (not so useful) circuits

In /scripts/*.py rename LATCH to TG_LATCH (transmission-gate latch), input_nets to a_nets, output_net to y_net (more consistent with TG_LATCH pin names scheme)

Name ALU and register nets using a combination of automatic and manual methods

In /8085/blocks.png combine vertical ALU and register slices, and some of the random logic blocks, just to make it easier to see the context of the logic

In /8085/blocks.png combine random transistors into nearby blocks (just by guessing), fix /8085/node_names.txt to recover original names of the changed blocks

Add latch subcircuit (transmission gate latch found in e.g. 8085 block_alu22)

Add subcircuit analysis, it can identify an XOR gate made from AND+NOR gates

Make fets.txt / gates.txt object oriented, in preparation for circuit analysis

In /8085 adopt new nomenclature "fets" instead of "channels", so rename /scripts/channels.py to /scripts/fets.py and have it produce the fets.txt file, but in /scripts/fets.py it still mostly refers to channels until it writes the output

Add /scripts/gates.py to analyze pulled-up networks and transform into gates

Add /scripts/blocks.* to generate graphs of each block using dot (graphviz)

Change format of nodes.txt file to have the counts in the header line, code cleanup in /scripts/nodes.py which generates the file, change format of channels.txt file to contain the block, coordinates and mass (capacitance) and improve diff_nets/r_matrix, code cleanup in /scripts/channels.py which generates the file

Swap blocks and pads colours, since there are no node numbers to keep stable anymore, assign names to blocks of at least a certain size

In /8085 adopt new nomenclature "nodes" instead of "nets", because channels and blocks are not technically nets, rename data files and scripts as follows:
/8085/net_names.txt -> /8085/node_names.txt
/8085/sizes.txt -> /8085/node_sizes.txt (generated file)
/scripts/net_channels.py -> /scripts/channels.py
/scripts/net_image.py -> /scripts/node_image.py
/scripts/net_sizes.py -> /scripts/node_sizes.py
/scripts/image_nets.py -> /scripts/nodes.py
Note: Breaks the other directories, will port over latest scripts to them later

Implement automatic net names instead of numbers (by colour and coordinates)

Add /8085/blocks.png which manually separates the chip into any obvious blocks, change /conn_matrix.txt and /Makefile to include blocks.png in the analysis (it will generate reports to indicate the association between channels and blocks)

Add /8085/net_names.txt naming the 41 numerically smallest net numbers

In /8085 put pads layer at beginning of stack, means we cannot see it anymore in the layer/net images but the assignment to item numbers and hence net numbers will be more stable for the external pins, generate layers_rev.png so we can see the top view of chip with pads visible and metal having priority over poly/diff

In /scripts/net_channels.py add resistor solver to determine channel resistance

Add /orig/*_6800.js from https://github.com/trebonian/visual6502.git commit d8ecc129, add preliminary analysis in /6800 with improved automatic processing relative to /6502, add /6800/notes.txt with ideas for further automatic processing

Improve /scripts/segdefs*.py to allow multiple outlines, revert /scripts/to_mono.py to a 50% threshold so that we can see the pad names in /8085

Add /orig/z80_*.png from https://github.com/gdevic/Z80Explorer.git commit 6c6f15b8, add preliminary analysis in /z80

Add /orig/*_6502.js from https://github.com/trebonian/visual6502.git commit d8ecc129, add scripts to regenerate the layer images from polygons, add preliminary analysis in /6502 -- it has some problems -- no pads layer, no depletion transistors yet (we don't have polygons for their channels), many missed connections (such as when a via is not automatically generated because it falls within a transistor bounding box) -- need to do a comprehensive comparison of the netlists

Move scripts into /scripts, analysis into /8085, add /8080 based on kinda-polygons from gerber exports in https://github.com/nickd4/vm80a.git commit cd74c369

New approach where all image processing is done in one pass, saving both net and adjacency information, then transistors are reconstructed from the adjacency

First cut at NMOS IC analysis, can separate layers into contiguous regions with numeric IDs, then follow connections between layers to create numeric nets